从真空管到超标量流水线，
拆开一台计算机的全部秘密

01.1 世代 0～2：从差分机到晶体管

第 0 代（约 1640–1940）里根本没有"电子"元件——Babbage 的差分机（1833）靠齿轮和曲柄做十进制运算，Zuse 的 Z1（1936）用机械继电器搭出了二进制逻辑。它们证明了"可编程计算"这件事在电子管出现前就已经被想清楚了，只是造价和速度都还停留在钟表匠的水平。

第 1 代（约 1950–1960）用电子管（真空管）取代了机械齿轮——EDSAC（1949）、UNIVAC I（1951）都是这个时代的代表。电子管确实比继电器快得多，但它体积大、极易烧坏、耗电惊人，一台计算机常常要占满一整个房间。1950 年有人曾预言"未来的计算机重量不会超过 1.5 吨"，这句今天看来的笑话，恰恰说明当时的人是以"房间"和"吨"作为计算机的度量单位的。

第 2 代（约 1960–1970）迎来了晶体管（BJT，双极结型晶体管）。晶体管不需要真空、不会像灯泡一样烧丝，体积和功耗都大幅下降。PDP-1（1959）是这代的明星：它拥有史上第一个文本编辑器、第一个文字处理器，甚至第一款电子游戏《Spacewar!》——计算机第一次显得"好玩"而不只是"能算"。IBM 1130（1965–约1980）则代表了这个时代工程和商用市场的另一条线。

01.2 世代 3～4：微处理器与 VLSI

第 3 代（约 1970–1980）是真正的分水岭：MOSFET（金属氧化物半导体场效应晶体管）加上固态存储器，让"把一整颗 CPU 刻在一块芯片上"第一次成为可能。

第 4 代（约 1980 至今）靠VLSI（超大规模集成）把晶体管密度再拉高好几个数量级——密到人工画版图已经不现实，于是现代 CPU 几乎全部靠软件自动综合电路（也就是把 CMOS 电路的构建也变成了一种"编程"）。Pentium 1（1993）已经有 300 万晶体管，到 Pentium 4（2006）时暴涨到 1.88 亿——13 年里翻了 60 多倍，这正是"摩尔定律"在真实产品上的体现。

01.3 第 5 代？量子计算机的真相

如果说有"第 5 代"，最常被提名的候选人是量子计算机。但它离取代经典 CPU 还很远，原因值得说清楚：

• 它需要大量稳定且带纠错能力的量子比特（qubit），这在工程上极难实现——2024 年底才出现第一批商用级"双轨量子比特"硬件。
• 量子计算机依然需要一台经典计算机来验证它的输出——这意味着它无法被用来高效解决那些"连验证都很难"的问题。
• 量子计算目前可以被经典计算机模拟，只是效率很低。用复杂度理论的语言来说：P ⊆ BQP ⊆ PSPACE（P＝多项式时间可解，BQP＝有界错误量子多项式时间，PSPACE＝多项式空间可解）。

02.1 8086 / 8088：x86 的起点

1981 年的第一台 IBM PC 用的是 AMD 8088（Intel 8086 的低成本变体，外部数据总线砍半到 8 位以降低系统成本）。剥开它的主板，你会看到 CPU、浮点协处理器（FP Coprocessor，负责浮点运算，因为那时 FPU 还没被塞进 CPU 本体）分别是两块独立芯片。CPU 内部已经能看出现代处理器的雏形：寄存器堆、内存控制、总线控制、ALU，以及微码引擎 + 微码 ROM——这是理解"CPU 如何执行指令"的关键组件，我们会在模块 03 详细展开。

02.2 Intel 386：32 位与保护模式

386（1985–1990）是 Intel 第一颗32 位 CPU，更重要的是它第一次完整支持了保护模式（protected mode）——这是"健壮多任务"的硬件地基：每个程序可以拥有自己独立的内存地址空间，一个程序跑飞了不会轻易踩到别的程序或操作系统的内存。芯片内部也第一次出现了片上 Cache 和独立的预取（Pre-Fetch）单元，为流水线化执行做准备。

02.3 Pentium 1 / 2：缓存开始搬进芯片

Pentium 1（1993–1999）第一次采用分离式缓存架构（split-cache）——指令缓存（Instruction Cache）和数据缓存（Data Cache）物理上是两块独立的存储，互不干扰，这样取指令和读写数据可以同时进行，不会互相排队。芯片里还首次出现了独立的分支预测器（Branch Predictor）。Pentium 2（1997–1999）则更进一步，把原本需要通过主板单独芯片提供的 L2 缓存直接搬上了 CPU 本体，大幅缩短了二级缓存的访问延迟。

02.4 P4 Extreme Edition / AMD 64 X2：L3 与多核元年

2003 年的 Pentium 4 Extreme Edition 是第一款面向消费者、带片上 L3 缓存的处理器——但它依然只有单核。真正的转折点在 2005 年，AMD 64 X2 成为最早一批亲民价位的双核处理器：两个核心（Core 1 / Core 2）各自拥有独立的 L2 缓存，彼此独立执行程序，这也是"多核并行"第一次走进普通消费者的电脑。

02.5 Core i5 Nehalem：共享末级缓存

2008 年的 Intel Core i5（Nehalem）把多核架构又推进了一步：多个核心不再各自为战，而是共享同一块片上 L3 缓存，配合内存控制器、指令队列和 PCIe 控制器直接集成在芯片上。共享末级缓存的好处是——如果一个核心刚访问过的数据，另一个核心恰好也要用，就不必再穿过缓慢的主存，这为后续所有多核 CPU 的缓存层级设计定了基调，一直沿用至今。

03.1 早期标准组件

早期一代微处理器的内部，基本上只需要三块核心电路就能跑起来：

• ALU（算术逻辑单元）：负责整数加减乘、位运算等"算术逻辑"层面的计算，是 CPU 真正"做数学题"的地方。
• FPU（浮点单元）：专门负责浮点数运算。
• I/O 总线控制：负责和 I/O 总线（外部设备、内存等）对接、收发数据。

03.2 现代组件的三大升级

后期世代在这三件套之上，陆续叠加了三种"用电路换速度"的加速机制——它们都不改变 CPU 能做什么，只改变它能多快做：

① 独立的数据缓存与指令缓存

如模块 02 所述，把缓存拆成两块独立的物理存储，让取指令和存取数据互不阻塞。

② 微码引擎 + 微码 ROM

每一条 CPU 指令并不是直接"硬接线"执行的，而是先被翻译成若干条更简单的微指令（micro-instruction），再交给微码引擎逐条执行；这些翻译规则存放在微码 ROM里。这样做的好处是：把复杂指令拆成简单的微操作后，可以把时钟频率拉得更高，让"简单指令"跑得更快，代价是复杂指令需要多个时钟周期完成。

③ 分支预测（Branch Prediction）

CPU 在执行到一个条件跳转（if/循环判断）指令时，还不知道跳转结果就已经猜测接下来最可能执行哪条指令，并提前开始执行——完全不等分支指令本身算完。如果猜错了，就把猜测执行的结果撤销重来。这看起来像"赌博"，但现代 CPU 的分支预测命中率其实非常高（通常在 90% 以上），一旦猜对就是纯赚的时钟周期。

04.1 现代计算机全景

• 操作系统（OS）：本质上也（大致）是一个程序，它借助 CPU 核心去调度、运行成百上千个用户程序。
• CPU：一块硬件，内含 1 个或多个核心（core），每个核心在任意时刻只能运行 1 个程序。
• RAM 模型：一种抽象模型，近似地把"1 个用户程序 + 主存"当作一台独立的 RAM 机器来分析算法复杂度。
• 分离缓存架构：把 RAM 模型进一步具体化成"带缓存的 CPU"这一更贴近真实硬件的模型，用于分析程序在真实缓存层级下的表现。

04.2 合作式 vs 抢占式多任务

让多个程序"看起来同时运行"，历史上出现过两种思路：

04.3 抢占式多任务：从"笨办法"到中断机制

笨办法（不可行）：让操作系统自己去逐条解释执行每个用户程序的指令。问题是——操作系统既不能直接跳进用户程序的代码执行（跳过去就再也拿不回控制权了），也不能自己在 CPU 上直接运行用户程序（这样它自己就成了唯一在跑的程序）。只能自己写一套子程序去"模拟执行"每一条用户指令，这慢到完全不能用。

正确做法：CPU 硬件层面提供两条特殊指令——set-interrupt（设置中断）和 return-from-interrupt（从中断返回）。操作系统在运行任何用户程序之前，先执行一次 set-interrupt，设定"多久之后触发一次中断"以及"中断触发时要跳去哪个地址"（即中断处理程序的入口）。设置好之后，操作系统就可以放心地直接跳到用户程序的地址去运行——因为它知道，无论如何，CPU 都会在设定的时间点自动把控制权还给它。

04.4 中断触发的五个步骤

每当中断计时器时间到，CPU 会把当前内部状态（包括程序计数器 PC）压入栈中，并跳转到中断处理程序，依次完成：

04.5 优先级与时间片轮转

现代操作系统通常把程序分成从高到低的五个优先级层级：

柱长代表典型优先级高低，右侧为该层级常见的时间片长度（并非精确比例）。

• Real-time：留给 OS 自身代码和 I/O 驱动程序代码。
• Interactive：留给需要即时响应用户输入的交互式程序。
• Normal：普通用户程序的默认层级。
• Background：后台任务。
• Idle：不重要、可以随时被拖延的任务。

在同一优先级层级内部，各程序按时间片轮转（round-robin）依次获得一段固定的小时间片。这个时间片长度是个精细的权衡：

因此现代操作系统一般把 real-time 的时间片设在约 2 毫秒，interactive / normal 设在约 10 毫秒，background / idle 则放宽到 100 毫秒甚至更长。

05.1 ALU 与 FPU 的分工

ALU（算术逻辑单元）至少要包含四类子电路：

• 加法器（Adder）：两个整数相加。
• 取反器（Negator）：对一个整数取负（通常借助补码技巧复用加法器电路）。
• 乘法器（Multiplicator）：两个整数相乘。
• 按位运算器（Bitwise operators）：AND / OR / XOR 等位运算。

FPU（浮点单元）实现的是遵循 IEEE 754 标准的浮点运算，之所以常常和 ALU 分开做成独立单元，是因为浮点运算涉及指数对齐、尾数归一化等额外步骤，电路复杂得多、也慢得多——把它单独拎出来，可以避免拖慢整数运算的关键路径。

05.2 组合逻辑电路与门延迟

ALU 和 FPU 的地基都是组合逻辑电路（combinatorial circuit）：由逻辑门组成、信息只沿"输入 → 输出"单方向流动、不存在反馈环路的电路。基本逻辑门就是那六位老朋友：Not、And、Or、Nand、Nor、Xor。

当一个逻辑门的输入被保持在某个稳定值之后，输出并不会瞬间变化到位——电信号需要一点点时间才能稳定到正确的值，这段时间叫门延迟（gate delay）。评估一个组合逻辑电路好不好，主要看三个指标：

• 门延迟数：从输入稳定到输出稳定，最长需要经过多少级逻辑门？这直接决定了整个电路能跑多快。
• 最大扇入（fan-in）：电路里单个逻辑门最多接了多少个输入？扇入越大，那个门自身的延迟就越大。
• 最大扇出（fan-out）：电路里单个逻辑门的输出，最多被多少个下游门当作输入使用？扇出越大，驱动能力消耗越大，延迟也随之上升，并且存在物理上限。

05.3 加法器（慢）：进位传播的瓶颈

怎么把两个 n 位整数加起来？最直观的办法——从最低位开始逐位相加，把进位（carry bit）一位一位地向高位传递，俗称"行波进位加法器（ripple-carry adder）"。问题在于：第 n 位的结果，理论上要等前面全部 n-1 位的进位都算完才能确定，这需要 Θ(n) 级门延迟。当 n = 64（也就是今天最常见的 64 位整数）时，这个延迟长到完全无法接受——如果每次加法都要等 64 级门延迟，CPU 的时钟频率会被砍掉一大截。

05.4 加法器（快）：进位超前的分治法

目标：把 n 位加法的门延迟从 Θ(n) 压到 O(log n)。关键的思路转变是——与其老老实实按位传递进位，不如用分治法递归地"预先算好"每一段区间可能产生的进位。定义一个函数：

• carry(k,m,0) = 只把第 k 位到第 m 位这一段相加（不考虑外部进位输入）时，产生的进位。
• carry(k,m,1) = 同样这一段相加，但假设还额外加了一个输入进位 1 时，产生的进位。

关键的合并公式是：carry(k,m,0) = carry(k,p,carry(p+1,m,0))，carry(k,m,1) = carry(k,p,carry(p+1,m,1))（p 是 k、m 之间的某个分割点）。也就是说，一段区间的进位，可以由它拆分成的两个子区间的进位合并得到——而这个合并操作本身只需要 O(1) 级门延迟。

具体计算顺序是按位数倍增展开的树状结构：先算好所有单比特的 carry(k,k,c)，再两两合并成 carry(2k-1,2k,c)，再合并成 carry(4k-3,4k,c)……每一轮区间长度翻倍，直到覆盖全部 n 位。既然每翻一倍只需要一轮 O(1) 延迟的合并，翻倍 log₂n 次就能覆盖 n 位，总延迟自然是 O(log n)。下面是 n = 8 时这棵"合并树"的样子：

实际电路里，这棵树还会有一趟反向的传递：自底向上先把 carry(k,m,0) 和 carry(k,m,1) 两种情况都预先算好，再让真正的外部进位从根节点开始沿树往下传递，每个节点只需要把结果转发给自己的两个子节点——而不是让某一根信号线直接扇出去驱动全部 n 位，从而把最大扇出也控制在很小的常数范围内。

05.5 乘法器：化乘为加

两个 n 位整数怎么相乘？最经典的思路就是竖式乘法（schoolbook multiplication）——把乘法拆解成 n 个"移位后的加数"，问题就转化为：如何把这 n 个 b 位整数快速加总起来？答案是直接复用我们刚刚搭好的快速加法器，把这 n 次加法排成一棵平衡二叉树：

• 树一共有 O(log n) 层；
• 每一层要做一次加法，每次加法用快速加法器需要 O(log n) 级门延迟；
• 因此总门延迟是 O(log n) × O(log n) = O(log²n)。

现代 CPU 内部实际使用的乘法器电路（如 Wallace tree / Booth 编码等）还能做得更快，但那些属于更专精的优化技巧，理解到这一层"用加法器树实现乘法"的思路，就已经抓住了本质。

06.1 MOSFET 三代：PMOS → NMOS → CMOS

MOSFET 大体分两种极性——NMOS（栅极为高电平 1 时导通，是个"输入 1 才通"的开关）和 PMOS（栅极为低电平 0 时导通，是个"输入 0 才通"的开关），二者行为互补。芯片设计史上，用它们搭电路经历了三代演进：

CMOS（Complementary MOS，互补金属氧化物半导体）是现代芯片的绝对主流方案，原因是它同时解决了信号质量和功耗两大难题：

• 极高的信号完整性：用一组 PMOS 子电路负责把输出拉高到 1（上拉网络），另一组 NMOS 子电路负责把输出拉低到 0（下拉网络）。两组网络分工明确、互补配合，输出电压能被稳稳地拉到轨道电压，因此可以支持更高速度、更强的抗噪声能力。
• 几乎零静态功耗：正常情况下，上拉和下拉网络里总有一组是完全断开的，电流路径被彻底切断，只有在输出翻转（切换）的一瞬间才会短暂耗电。这意味着更低的发热，也意味着可以把晶体管越堆越密而不至于把芯片烧穿。

06.2 逻辑门如何用晶体管搭出来

下面用一个通用的 CMOS 门结构来说明：任何一个 CMOS 逻辑门，骨架都是"电源 VDD — PMOS 上拉网络 — 输出节点 — NMOS 下拉网络 — 地 GND"这样一条链路，输入信号同时喂给两组网络。

基本门的搭法就是围绕这个骨架变化：

• Not（非门）：最简单的情形——上拉网络就是一个 PMOS，下拉网络就是一个 NMOS。输入为 0 时 PMOS 导通、NMOS 关断，输出被拉到 1；输入为 1 时反过来，输出被拉到 0。
• Nand / Nor：把多个 PMOS / NMOS 按"串联对应并联"的对偶方式组合——例如二输入 Nand 的下拉网络是两个 NMOS 串联（必须两个输入都为 1 才导通，输出才被拉低），上拉网络则是两个 PMOS 并联（只要有一个输入为 0 就导通，输出就被拉高）；Nor 正好反过来。
• And / Or：CMOS 天生只能直接做出"取反"的门（Nand / Nor），如果要得到不取反的 And / Or，做法很直接——在 Nand / Nor 后面再串一级 Not 门反相回来。
• Xor（异或门）：真值表更复杂，需要更精巧的晶体管网络（不是简单的串并联能表达），因此实际电路里 Xor 的晶体管数量通常明显多于同为二输入门的 And / Or。

06.3 常见错误接法

如果设计时把上拉网络错误地全部换成 NMOS，或者把下拉网络错误地全部换成 PMOS，电路表面上看起来逻辑关系没错，但实际测出来的电压是一个模糊、偏离标准电平的"半高不低"值——下游电路读到这种电压，很容易发生误判，是数字电路设计里一类经典的隐蔽错误，不能只靠"逻辑对不对"来检查，必须清楚每种晶体管各自"擅长"传导哪种电平。

06.4 传输门：一个开关的艺术

传输门（transmission gate）是一个"控制信号为 1 时才导通"的双向开关，由一对并联、极性相反的 PMOS 和 NMOS 组成——这样不管信号本身是想传 0 还是传 1，总有一个晶体管能干净地传导它，避免了上一节说的"发虚电压"问题。

使用传输门时通常还需要同时提供控制信号的反相信号（图中的 Control′）——因为 PMOS 和 NMOS 需要相反极性的栅极信号才能同时导通或同时关断。如果电路里手边没有现成的反相信号，就得额外接一个 Not 门去生成它，这会多付出一级门延迟的代价。尽管如此，传输门依然是电路设计里极其好用的基本单元——模块 07 要讲的 D 触发器，内部就大量使用了它。

07.1 D 触发器：1 比特记忆单元

D 触发器是最基本的存储单元，CPU 寄存器内部大量使用它。课程里介绍的这个变体是上升沿触发（rising-edge-triggered）的：只有当 Clock 信号从 0 跳变到 1 的那一瞬间，输入端 Data 当时的值才会被"拍照"锁存进去，成为新的 Value；在其它任何时刻——包括 Clock 保持在 1 的整段时间里——Data 怎么变化都不会影响已经存好的 Value。这个特性叫做边沿触发，是它区别于"电平触发"锁存器的关键。这版电路用了 18 个 MOSFET，数量不算少，但换来的是很高的稳定性。

07.2 复位与使能：让触发器听话

基础版 D 触发器只有"存"这一个功能，实际用在 CPU 里还需要两个额外的控制信号：

带 Reset（复位）

加入一个 Reset 输入：只要 Reset = 1，Value 就被强制清零，无视 Data 和 Clock 在做什么；Reset = 0 时，触发器行为恢复正常。

带 Enable（使能）

加入一个 Enable 输入：只有当 Enable = 1 时，Clock 的上升沿才会被"承认"、真正去捕获 Data；如果 Enable = 0，即便 Clock 发生了上升沿，也会被直接忽略，Value 纹丝不动。这让我们可以用同一个全局时钟信号，却精确控制"这个寄存器这一拍到底要不要更新"。

07.3 上电复位：保证起点已知

这里藏着一个容易被忽略但极其重要的问题：触发器是边沿触发的——它只在 Clock 跳变的瞬间才会响应。那么问题来了：芯片刚上电的那一刻，谁也不知道每个触发器内部锁存的初始值到底是 0 还是 1（物理上完全是随机的），而如果没有发生任何时钟跳变，就没有任何办法通过正常的 Data/Clock 输入去"纠正"它。

07.4 反馈移位寄存器：序列生成器

反馈移位寄存器（feedback shift register）把若干个 D 触发器首尾相连，每个触发器的输出接到下一个触发器的输入，而最后一个触发器的输出又被反馈回最前面（往往经过一些逻辑门处理，比如取反）。这样，每一位新产生的比特都由前面固定数量的比特决定，随着时钟一拍一拍地推进，就能连续生成一整串比特序列——这是构建伪随机序列发生器、循环冗余校验（CRC）等电路的基础组件。课程讲义里给出了两种搭法：一种直接调用现成的内置 D 触发器模块，另一种则用我们在 07.1～07.3 自己从晶体管一步步搭出来的 D 触发器——两者在逻辑行为上完全等价，区别只在于"造轮子"还是"用轮子"。

08.1 一张地图：模型的层级

计算机科学里谈"模型"，其实分成四种，可以用两条轴线区分：抽象 vs 具体（要不要关心真实硬件的具体细节），低层 vs 高层（关心的是单步操作还是整段程序的行为）。

本模块要讲的 TM（图灵机）、RAM（随机访问机）、PM（指针机），都属于左上角这一格——它们故意"不管真实硬件长什么样"，只关心"一步操作能做什么"，这样才能公平地比较不同算法、不同硬件设计思路的效率上限，而不被某一代具体芯片的实现细节带偏。

08.2 图灵机模型：最简单也最笨拙的"计算"

一台图灵机（Turing Machine，TM）M（其中一种变体）拥有一条无限长的水平磁带（tape）和一个读写头（head）。磁带被分成一个个格子（cell），每格存 0、1 或 −（空白）；输入是磁带开头的一段有限长二进制串，输出是运行结束时读写头所在格子下的二进制串。M 还有固定数量的状态（state），从指定的初始状态、读写头停在第一个输入格子上方开始，直到进入指定的终止状态才停止。

每一步，M 读取读写头下方的符号，完全根据这个符号和当前状态决定：往格子里写一个符号（0/1/−）、把读写头往指定方向移动一步（左/右/停留），并转移到指定的新状态。下面是一个具体例子——把磁带开头第一段全 0（或空白）翻成 1、其余保持不动的极简程序：

优点：极其简单却是"通用"的（忽略效率的话，任何有限信息的计算都能被某台 TM 模拟），而且完全局部（每一步读写头访问/移动的范围都是固定、微小的一格）——这两条性质让 TM 成为理论计算机科学证明"什么能被计算"的最基础工具。缺点也同样极端：极其低效（判断输入是否形如 x+x 这种简单问题，也要 Ω(n²) 时间），而且极不实用（历史上没有真正实用意义的物理 TM 实现）。

08.3 RAM 模型：更贴近真实计算机的抽象

一台随机访问机（Random-Access Machine，RAM）M（其中一种变体）以（机器）字（word）为单位处理数据：每个字固定 m 位（m 要"足够大"），被当作有符号整数或内存地址使用。M 拥有一块主存，格子 mem[0..2^m)，每格 mem[k] 有地址 k、存一个字；输入在开始时存放于 mem[0..<n)，输出是结束时主存的全部内容。M 还有固定数量的寄存器 reg[0..c]，reg[0] 在开始时存 n，另有一个特殊寄存器 pc 维护当前指令编号。

M 按顺序执行固定的程序（一串指令），每条指令是以下三类之一：

• [条件]跳转：跳到指定指令[如果指定寄存器为[非]零]（true=1，false=0）。
• 基本运算：对指定寄存器执行指定基本运算（初始化、加减乘除、取模、判等、小于、not/and/or），结果存入指定寄存器（乘法还需要第二个寄存器存高位）。
• 内存访问：执行一次"随机"访问——读：把 mem[reg[j]] 的值复制到 reg[k]；写：把 reg[k] 的值复制到 mem[reg[j]]，j、k 均可指定。

下面这段程序把输入的全部数字加总——对比 C 代码和等价的 RAM 程序，能看出"寄存器+跳转+内存读写"三件套，其实就是高级语言循环、数组访问的最底层翻译：

if/else 和 while 循环，都能直接翻译成"[条件]跳转 + 标签"的组合：

连"函数调用"这种听起来很高级的概念，也能在 RAM 模型里落地：在内存里划一块调用栈（例如 mem[2^m−k] 存栈底往上数第 k 个字），用一个特殊寄存器 sp 记录栈顶之后那格的地址。push(reg[k]) 翻译成 mem[sp]←reg[k]; sp←sp−1；reg[k]←pop() 翻译成 sp←sp+1; reg[k]←mem[sp]。函数调用的完整套路是：调用前把要保护的寄存器和函数输入依次压栈，再把返回地址（pc+2）存入特殊寄存器 ra，跳到函数入口；函数体开始前按相反顺序把输入弹出到寄存器；返回时把函数输出压栈，再跳回 ra；调用结束后把输出和之前保护的寄存器依次弹出。

RAM 模型的优点：相当简单又几乎"通用"（任何 2^m 空间内的计算，都能被某个 m 位 RAM 完成）；非常高效（例如在有序表上二分查找只需 O(log n) 时间）；高度实用（是对"带内存的 CPU"相当贴切的抽象）。缺点是完全非局部——访问任意地址 k 的 mem[k]，模型里都只算一步，这在真实硬件上其实并不成立（真实内存有缓存层级、越远越慢，这也是模块 09.4 分离缓存架构要处理的问题）。更进一步，可以证明：任何在 O(n) 个字的输入上、占用 O(n^d) 个字内存的确定性字级计算，都能被某个使用 O(log n) 位字的 RAM 模拟——计算的有限状态对应程序里带标签的代码段，步间保留的有限个字对应寄存器，每一步的状态转移对应代码段里的分支情形。

08.4 指针机模型：只认得"摸得到"的东西

指针机（Pointer Machine，PM）M 和 RAM 几乎一样，只有一处关键差异：M 只能通过指针访问内存。每个指针要么是 null，要么指向一个内存节点，节点有固定数量的字段，每个字段存一个字或一个指针；每个寄存器存一个字或一个指针；而指针只能被存储或判断是否相等——不能像地址一样做加减运算、也不能被当成数字比较大小。输入和输出都以指针结构（例如平衡二叉树）的形式存放，reg[0] 在开始时存指向输入的指针。

基本控制流和函数调用的翻译方式和 RAM 模型完全一样。直觉上，PM 模型能做的事，恰好对应用 Java 里仅使用 Object 和 long 类型（以及由它们构建出的类型）能写出的程序——例如 2-3 树、红黑树（Java 的 TreeMap 底层用的正是它）。

PM 模型的优点：通用（内存不受字长限制，理论上无边界）；很好地刻画了问题的组合结构（例如可以证明对 n 个整数排序必须花 Ω(n·log n) 时间——这是比较排序的理论下界）；能得到高效实用的算法（例如 O(n·log n) 的归并排序，在真实场景里往往比理论上"更快"的 O(n·loglog n) 排序表现更好——因为后者常数因子、实现复杂度更高，big-O 更小不代表真实运行更快）。缺点是不反映现代计算机的真实能力——"随机访问"这件事，在真实硬件上是被稳稳支持的（正如 RAM 模型假设的那样），PM 模型故意不让你用，是为了得到更保守、更普适的理论下界，但也因此显得比现实"悲观"。

08.5 程序即字符串：通往"存储程序"的关键一跃

为了支持随机化算法，还可以给 RAM/PM 模型加一条基本运算 rand：把从 [0, reg[k]) 中均匀随机抽取的整数存入 reg[j]。现实中并不存在真正的随机源——真实计算机使用"近似随机"的源：PRNG（伪随机数生成器）是一种确定性算法，产生的比特序列在统计检验下"看起来"随机；部分 CPU 还内置基于热噪声的硬件随机比特发生器。

接下来是计算机科学最基础的思想之一：任何计算都能被描述成一个"程序"，这个程序能被编码成一个"字符串"，而这个字符串又能被另一个程序（甚至是它自己）处理。这正是图灵"通用图灵机（Universal TM，UTM）"的核心构想——它能在任意给定输入上运行任意给定（编码后）的 TM，甚至可以运行编码后的自己。

在这个想法出现之前，程序和数据是彼时彼刻分离的：最早的计算机基本上只能运行单一固定的程序（1642 年的 Pascaline、1673 年 Leibniz 的计算器、1822 年 Babbage 的差分机）；早期可编程计算机则只能运行外部提供的程序（1833 年 Babbage 的分析机、1936 年 Zuse 的 Z1、1944 年 Harvard Mark I、1965–约1980 年的 IBM 1130）。

换句话说，存储程序计算机能运行内部存储的程序；而通用存储程序计算机更进一步——它能运行"和内部数据存在同一种介质里"的程序。这个区别听起来微妙，却是决定"你能不能在自己电脑上装新软件"的分水岭。

09.1 冯·诺依曼架构：几乎所有电脑的共同祖先

冯·诺依曼架构（von Neumann architecture）是 1945 年 John von Neumann 基于 John Mauchly 和 John Presper Eckert 的想法描述的一种高层计算机架构：CPU（中央处理单元）拥有寄存器、PC（程序计数器）和 ALU（算术逻辑单元）；CPU 能访问一块主存，这块主存同时存放程序和数据；CPU 能与输入/输出设备交互。今天每一台"现代计算机"，都拥有某种与冯·诺依曼架构相关的骨架。

09.2 现代冯·诺依曼计算机的现实：虚拟地址

一台冯·诺依曼计算机（即采用冯·诺依曼架构的计算机）是一种通用存储程序计算机，RAM 模型能很好地为它建模。但今天许多现代计算机是64 位的——而拥有 2^64 个内存格子在物理上是不可能的！这样的计算机使用虚拟地址（virtual addressing）来"看起来"支持 64 位内存地址。

换句话说，"64 位地址空间"更像是操作系统和硬件联手维持的一种假象——虚拟地址背后到底怎么映射到物理内存、怎么在内存和硬盘之间倒腾，属于"内存（缓存与虚拟内存）"这个主题的细节，这部分会在课程 Part 2 里展开，这里先记住这个数量级差距就够了。

09.3 哈佛架构：把程序和数据分家

哈佛架构（Harvard architecture）和冯·诺依曼架构相似，唯一的区别是：程序和数据分开存储、由 CPU 分开访问。这个名字最初是在微控制器的语境下被提出的，严格来说不应该套用在早期计算机上（那些早期"程序和数据分开"的机器，动机和现代微控制器并不相同）。典型例子是 PIC 微控制器：用闪存存指令，用 SRAM 存数据。

严格来说，哈佛架构不是通用的——如果你在哈佛架构上运行一个"通用"程序，你确实可以借此运行"以数据形式存储的程序"，但这样一来，你就失去了程序、数据分开访问路径带来的全部好处！也就是说，一旦你为了通用性打破了"分开"的约定，哈佛架构相对冯·诺依曼架构的速度优势也就随之消失了。

09.4 分离缓存架构：鱼与熊掌的折中方案

哈佛架构的"分开存取"确实更快，但牺牲了通用性；冯·诺依曼架构通用又灵活，但程序、数据挤在同一条访问路径上。分离缓存架构（split-cache architecture）是两者一个聪明的折中：主存依然是冯·诺依曼式的统一内存（程序和数据不分家，保留通用性），但 CPU 内部配备两块独立的缓存——指令缓存和数据缓存，让离核心最近、最频繁被访问的这一层，享受到接近哈佛架构"分开访问、互不阻塞"的速度红利。

换句话说：底层（主存）依然是冯·诺依曼式的统一存储，保留了通用性和灵活性；顶层（CPU 内的缓存）却借用了哈佛架构"分开访问"的思路，让取指令和读写数据可以真正并行、互不排队。这是工程上典型的"在正确的层级上做取舍"——不需要在整台机器的架构层面二选一，只需要在缓存这一层悄悄借来对方的优点。

10.1 什么是 ISA

ISA（指令集架构，Instruction Set Architecture）是一个具体模型，精确规定了"一段由指令列表组成的程序会被怎样执行"。一份 ISA 规范至少要包括：

• 可用寄存器（包括大小和初始值）——但 ISA 规范不包含"这些寄存器该怎么用"的使用惯例，那属于编译器/操作系统层面的约定。
• 指令编码（包括定长/变长），通常以一个操作码（opcode）开头。
• 每条指令的语义，通常用二进制补码表示有符号整数。

10.2 CISC vs RISC

现实中的 CPU 往往是CISC 外壳 + RISC 内核的混合体。AMD 工程师 David Christie 谈到 AMD K5（一颗 x86 处理器）时曾这样描述：

10.3 MIPS：RISC 的教学级活化石

MIPS（Microprocessor without Interlocked Pipelined Stages）被设计为 RISC 的先驱之一，曾用于任天堂 64 和 PlayStation 1/2，其中一些设计特征至今仍对现代 ISA 设计有参考价值。

MIPS 拥有 32 个通用 32 位寄存器（括号内为别名，蓝字为使用惯例——注意这些惯例不属于 ISA 本身，是软件约定）：

MIPS 另有 16 个 32 位浮点寄存器（MIPS III 及以后升级为 64 位），以及三个不能被指令直接当操作数使用的内部寄存器：PC（当前指令地址）、HI/LO（上一次乘/除运算的结果）。

内存可以是字寻址的——第 k 个字的地址就是 k（RAM 模型正是这样，PC 就是指令编号本身）；也可以是字节寻址的——第 k 个字节的地址就是 k，这在长地址变得廉价之后成为主流。如果每条指令占 4 字节，PC 往往就是"指令编号 × 4"，每执行完一条非跳转指令后加 4 而不是加 1。

10.4 三种指令格式：R / I / J

MIPS 只有三种指令格式，全部固定 32 位：

• J 型：1 个编码后的跳转地址——最"瘦"的格式，专门给无条件跳转用。
• I 型：1 个立即数 + 1 个输入寄存器 + 1 个输出寄存器——立即数直接嵌在指令里，省去一次额外取数。
• R 型：2 个输入寄存器 + 1 个输出寄存器，外加 shamt（移位量）和 funct（算术操作码，配合 opcode 一起决定具体做什么运算）。

J 型指令只有两条——j（无条件跳转：PC := (PC[31:28]<<28) + address）和 jal（跳转并链接：R[31] := PC+4；PC := (PC[31:28]<<28) + address）。jal 本质上是把 RAM 模型里"保存返回地址、再跳转"两条指令合并成了一条——这正是模块 08.3 讲的函数调用惯例在真实 ISA 里的落地，MIPS 程序完全不需要手动操心 PC。

I 型指令覆盖了分支（beq/bne）、带立即数的算术（addi/addiu/slti/sltiu/andi/ori/xori）、取高位立即数（lui）和内存读写（lw/sw）；R 型指令覆盖了移位（sll/srl/sra 及其寄存器变体）、跳转寄存器（jr/jalr）、乘除法及其结果读取（mult/multu/div/divu/mfhi/mflo）、以及寄存器到寄存器的算术逻辑运算（add/addu/sub/subu/and/or/xor/nor/slt/sltu）——这些运算种类，正好呼应模块 05.1 里 ALU 该有的"四类子电路"（加法器、取反器、乘法器、按位运算器）。

这里的 (+) 一律是模 2³² 加法；extsign / extzero 分别是符号扩展 / 零扩展到 32 位。

这里的 (−) 是模 2³² 减法。

下面是几条真实指令的编码示例，能直观看到"格式"是怎么变成一串 0/1 的：

MIPS 还有一个历史遗留的怪癖——分支延迟槽（branch delay slot）：条件分支指令（如 beq、bne）之后紧跟的那个指令槎位，总会被执行，无论分支条件最终成立与否。这是为了方便流水线化分支指令而设计的：CPU 可以在还不知道分支结果之前，就开始执行延迟槽里的指令。但这个技巧很粗糙，一旦有了合理的分支预测（回忆模块 03.2！），它的收益就被完全抵消了——现代 CPU 的 ISA 里已经没有分支延迟槽，本课程里我们也不会使用分支延迟槽。

10.5 从 C 到比特：一条完整的编译链路

把 C 语言的一个求因数分解的小程序，逐层翻译成 MIPS 汇编、再编码成十六进制机器码，能完整看到"高级语言 → 汇编 → 比特"这条链路的每一环：

课程用 Logisim 把这样一颗能运行 MIPS 指令的 CPU 真正搭了出来——它内部由指令内存（存放上面这样的机器码）、寄存器堆（32 个通用寄存器的物理实现）、ALU（做算术逻辑运算）、分支逻辑（判断是否跳转）、数据内存（对应 lw/sw）和一个把 opcode/funct 解码成一堆控制信号的控制单元组成。

10.6 CPU 数据通路与控制单元

ISA 只规定"每条指令该做什么"，真正让它跑起来，还需要一整套硬件把 opcode/funct 翻译成具体动作。课程用 Logisim 搭的这颗 CPU，大致由这几大块组成——每一块你其实都已经在前面的模块里单独学过：

• Instruction Memory（指令内存）：存放编码好的机器码，PC 指向哪条就取哪条。
• Register File（寄存器堆）：32 个通用寄存器的物理实现——模块 07 讲的 D 触发器阵列一排排拼起来，配合译码逻辑，按"读寄存器 ID"读出内容、按"写寄存器 ID"写入新值。
• ALU / MD：算术逻辑运算和乘除运算——模块 05 的加法器、乘法器电路。
• Data Memory（数据内存）：对应 lw/sw 这类访存指令。
• Branching（分支判断逻辑）：算出两个寄存器是否相等、目标地址该是多少，决定 PC 下一步该跳到哪。
• HI / LO：暂存乘除法的结果。
• Control Unit（控制单元）：整颗 CPU 的"翻译官"——输入只有 Opcode 和 Funct 这 12 位，输出却是一整排控制信号，逐一决定上面每个部件这一拍该干什么。

控制单元本身，说穿了就是模块 06 讲的逻辑门电路——一片纯组合逻辑，没有存储、没有状态，输入变了输出立刻跟着变。它吐出来的控制信号大致有这些（名字来自课程电路里的实际标注）：

10.7 多核机器与线程同步原语

现代 CPU 普遍拥有多个核心（core），大多是异步的——每个核心按自己的节奏运行，不能假设不同核心在同一段时间内完成相同数量的指令。多数操作系统支持多线程：操作系统给每个核心最多分配一个线程，并定期打断每个核心、给它换上另一个线程（这正是模块 04.3～04.4 讲过的中断驱动多任务机制，在多核场景下的自然延伸）。

正因为如此，多线程程序必须通过内存来协调——单纯的读/写操作是不够的！假设两个核心同时对内存里的同一个计数器做"读出来、加一、写回去"，如果没有额外保护，两次自增很可能因为读写交错而丢失一次更新。这就需要硬件提供读-改-写（Read-Modify-Write）原子操作：

• TAS（Test-And-Set）：读取一个值，同时无条件把它设为"已占用"，整个过程不可被打断。
• FAA（Fetch-And-Add）：读取一个值，同时把它加上某个数，整个过程不可被打断。
• CAS（Compare-And-Swap）：只有当前值等于预期值时才更新为新值，并报告是否成功。
• LL/SC（Load-Linked / Store-Conditional）：先"打标记式"读取，之后配套的写入只有在此期间没有其他核心动过这个地址时才会成功。

11.1 六个维度

• 速度（跑得多快）
• 数据率（数据传得多快）
• 容量（内部能装多少）
• 物理体积（外部有多大）
• 金钱成本（多贵）
• 功耗成本（多耗电）

回忆模块 01～02 讲的处理器演化史：每一代新工艺，往往同时改善好几个维度——但也常常是拿一个维度去换另一个维度（比如更高的速度往往伴随更高的功耗）。下面几节先集中拆解"速度"和"数据率/容量"这两类最常被拿来吹嘘、也最容易被误读的指标。

11.2 速度：不止是"GHz"

• 时钟速度（Clock speed）：单位 Hz（1/秒）。但很多指令要花超过 1 个时钟周期才能完成——单看频率高低，完全无法直接比较两颗不同架构 CPU 的实际速度。
• 基准测试原始耗时：单位秒。基准程序（如 Livermore Loops）有用，但结果主观——换一套基准程序，排名可能完全反转。
• IPS（每秒指令数）：同样因为基准选择（如 Dhrystone）而带有主观性。
• FLOPS（每秒浮点运算数）：主要用于估计 FPU 的利用效率，但每个人对"一次浮点运算"的定义都不一样——比如有的评测口径武断地把一次除法算成 4 FLOPs，单精度和双精度又该怎么换算，都没有统一标准。

11.3 加速比 Speedup

加速比（Speedup） = 新速度 / 旧速度 = 旧耗时 / 新耗时。

在拥有 p 个处理器的多核机器上，情况更加保守：不能指望当 p → ∞ 时加速比 → p。比较现实的目标是让总耗时落在 O(w/p + polylog(n,p)) 这个区间里，其中 n 是算法输入或数据结构的规模，w（工作量）是单个处理器（即串行）完成全部工作所需的时间。这个公式里的 "+polylog(n,p)" 项，代表协调多个处理器本身也要花时间——处理器越多，协调开销通常也跟着增长，这是加速比不能无限逼近 p 的根本原因。

11.4 CPI：每条指令要几个时钟周期

程序 P 的 CPI（cycles per instruction，每指令周期数） = P 运行时耗费的时钟周期数 / P 执行的指令数。当 P 是一个足够热门、值得为它专门优化 CPU 的程序时，CPI 是个很有用的指标。

11.5 数据率与容量

数据率（Data Rate）：单位 bps（每秒比特数）或 B/s（每秒字节数），适用于任何数据传输场景——RAM 读写、硬盘读写、USB 传输、局域网/无线传输……

容量（Capacity）：单位通常是字节，适用于任何存储部件——L1/L2/L3 缓存、RAM、硬盘、外部存储……小心 GB ≠ GiB，但日常场景里"GB"常常被拿来当 GiB 用，容易在精确计算时产生误差。

11.6 摩尔定律：一个"自我实现"的预言

摩尔在 1965 年做出的预测，某种程度上是自我实现的——整个半导体行业把它当作研发目标来使用。摩尔本人在 2005 年的一次采访中这样说：

回忆模块 01.2 的芯片里程碑表格——Intel 4004（1971，2,300 个晶体管）→ 8080（1974，4,500）→ 8086（1978，29,000）→ Pentium 1（1993，300 万）→ Pentium 4（2006，1.88 亿），13 年翻了 60 多倍。这正是摩尔定律在真实产品上的具体体现，也解释了为什么"研发路线图"能让这条曲线维持这么多年：不是自然规律逼着晶体管变小，而是整个行业每年都在朝着"下一次翻倍"这个目标集体冲刺。

12.1 为什么需要总线

CPU 需要一个 I/O 总线接口，才能同时接上键盘、鼠标、屏幕、硬盘、打印机、USB 设备……总线（bus）是计算机内部各独立部件之间的通信系统。主要有三类：内存总线连接 CPU 与 RAM；I/O 总线连接 CPU 与其他部件；还有一些总线直接把部件连到 RAM 上。总线是计算机可扩展性（比如插上一个新设备）的关键，但每条总线都有硬性上限：能连接的最大设备数量，以及最大数据率。

12.2 三组信号线：控制、地址、数据

一条总线由控制 + 地址 + 数据三组线组成。控制线可能包括：内存写/读、I/O 写/读、传输确认（Transfer ACK）、总线请求/授予（Bus request/grant）、中断请求/确认（Interrupt request/ACK）、时钟、复位——注意"中断请求/确认"正是模块 04 讲的中断机制在总线层面的具体信号线。

请特别注意"共享"这两个字，它是理解后面所有总线设计的钥匙。上图里四个部件接的是同一组导线，所以同一时刻只能有一个设备驱动数据线——如果一个设备输出 1、另一个同时输出 0，电路上就是电源直接对地短路（总线冲突 / bus contention），轻则数据全错，重则烧毁驱动器。

硬件上的解决办法是：挂在总线上的设备输出端一律用三态门（tri-state buffer）。除了输出 0 和 1，它还有第三种状态——高阻态（Z），相当于把自己从这根线上物理断开。任何时刻只有被允许发言的那个设备解除高阻，其余全部挂 Z。

12.3 内存总线 vs I/O 总线：专用与通用的取舍

一台机器里不会只有一条总线，而是按"快而专"和"慢而通用"分成两类。这不是历史遗留的妥协，而是一个无法回避的物理与工程权衡。

内存总线（memory bus）只接 RAM 一种设备，所以它可以把每一分性能都榨出来，原因有四条，每条都值得单独理解：

• 专用：既然对面只可能是 DRAM，时序参数就可以按 DRAM 的极限写死——比如"发出地址后第 14 个周期，数据必然已经在线上"。不需要留任何兼容余量，更不需要问对方"你好了没"。省掉的每一次问答，都是省掉的延迟。
• 短：CPU 到内存插槽物理上只有几厘米。信号在 PCB 上大约每纳秒跑 15～20 厘米，距离短意味着传播延迟小、时钟偏移小，于是才敢跑到很高的频率还保持同步（原因见 12.5）。
• 宽：DDR 是 64 位并行，双通道就是 128 位，一个周期搬 8～16 字节。并行线能做这么宽，靠的也是"短"——线一长，并行线之间的偏移和串扰就压不住了。
• 负载固定：主板设计时就已知会挂几条内存条、每条什么电气特性，于是可以做精确的阻抗匹配、等长布线，开机时还会跑一遍时序训练（training）逐根校准延迟。

综合结果：DDR5 的访问延迟大约 60～80 ns，带宽几十 GB/s。

I/O 总线的代价全部来自"通用"这个要求。它要同时伺候速度差好几个数量级的设备——键盘每秒几 KB，NVMe SSD 每秒几 GB。要让任何厂商造的任何设备插上就能用，就必须有总线标准（PCIe、USB、SATA、I²C……）。标准规定的东西非常多：机械连接器尺寸、电气电平、信号协议、事务包格式、设备枚举与配置流程、错误处理与重传。

标准化的代价是协议开销：数据不能裸奔，要打包（包头、地址、CRC 校验）、要握手确认、链路启动时还要做 link training；再加上通常要经过桥接芯片（芯片组 / PCIe root complex）多转换一层。

落到真实硬件上：一台典型桌面 PC 里，处理器通过桥接器/内存控制器连接缓存和 DRAM，再挂到一条 PCI/PCIe 总线上；音频、视频设备直接挂在这条总线上；LAN、SCSI（连接硬盘）以及通往扩展总线的扩展桥接器同样挂在这里。历史上这个分层就是北桥（接内存和显卡，快）和南桥（接硬盘、USB、网卡，慢）。现代 CPU 已经把内存控制器和 PCIe 控制器直接集成进芯片内部，但"近的快、远的慢；专用的快、通用的慢"这条分层逻辑一点没变。

12.4 总线主控（Bus Master）与仲裁

既然总线是共享介质、同一时刻只能有一个设备说话，那就必须先回答一个问题：谁有资格开口？

能够主动发起（initiate）一次读/写事务的设备，叫总线主控方（bus master）；只能被动响应的叫从设备（slave / target）。

• CPU 永远是 master——它主动取指令、主动读写数据，从不坐等别人来访问它。
• RAM 永远是 slave——它只会响应，从不主动发起任何事务。内存条不会自己决定"我要把这段数据送给谁"。
• 真正有意思的是第三类：具备主控能力的 I/O 设备——DMA 控制器、网卡、显卡、NVMe 控制器。它们可以绕过 CPU 直接读写内存，这就是 DMA（Direct Memory Access）。

一旦存在多个 master，就必然需要仲裁（arbitration）——因为同一时刻仍然只能有一个设备驱动总线，两个 master 同时发起事务的后果就是 12.2 说的总线冲突。仲裁方案主要有三类：

一次完整的仲裁时序是：request（我要用） → arbitration（仲裁器决定） → grant（批准） → 使用总线 → release（释放）。这里有个实用优化值得记：好的设计会做流水线化仲裁（pipelined arbitration）——在当前这次数据传输还在进行的同时，就并行地仲裁下一次归谁用。这样总线利用率能接近 100%，而不是"传完 → 停下来仲裁 → 再传"地走走停停。这个"重叠起来做"的思路，和模块 09 里流水线的核心思想是同一个。

12.5 同步总线 vs 异步总线

决定了"谁说话"之后，还剩最后一个问题：说话的双方怎么对齐节奏？两条路线——靠共同的时钟，或者靠互相打招呼。

同步总线（synchronous）：所有设备共用一根时钟线，整个事务按固定的周期数推进。协议直接写死："第 1 个周期 master 放地址，第 3 个周期 slave 的数据必须已经在数据线上，master 在第 3 拍的时钟沿采样。"没有任何询问、没有任何确认——时间到了，数据就该在那儿。协议因此极其简单，每个周期都能干活，所以快。

异步总线（asynchronous）：没有共用时钟，靠握手协议（handshake）配合。经典的四相全互锁握手（four-phase fully interlocked handshake）每一步都必须等到对方的响应才能进行下一步，所以无论线有多长、对方有多慢，协议永远不会出错——慢设备就慢慢应答，快设备就快快应答，各取所需。

下面这个演示把两种方式的同一次"读内存"事务并排拆开，一拍一拍走一遍，重点看信息是靠什么在推进：

为什么同步总线"必须短"——时钟偏移（clock skew）

这是本节最重要、也是最常考的一个因果链，值得完整推一遍。

时钟信号从时钟源出发，到达总线近端和远端的时间是不一样的：走线越长、挂的负载越多，这个到达时间差（就是 skew）越大。现在做个定量估算：假设总线跑 1 GHz，那么一个周期只有 1 ns；如果时钟走到总线另一头晚了 0.4 ns，远端设备眼中的"上升沿"就比近端晚了将近半个周期。它采样的时刻于是可能落在数据还没稳定、或者数据已经变成下一拍的窗口里——采到的就是垃圾。

所以这条因果链是：频率越高 → 周期越短 → 能容忍的 skew 越小 → 总线必须越短。这是硬物理限制，不是设计水平问题，加钱也解决不了。同步总线的另一个缺点是所有设备被迫服从同一套时序，快设备被慢设备拖累（除非引入 wait state 让慢设备插入等待周期，但那又部分退化成了"问答"）。

12.6 CPU 怎么和设备对话

CPU 与 I/O 设备通信有两种方式：PMIO（端口映射 I/O）使用专门的 CPU 指令，某些 I/O 端口地址被分配给设备，设备只处理落在自己端口地址上的事务；MMIO（内存映射 I/O）则直接使用普通的内存访问指令，内存地址空间的一部分被分配给设备，设备处理落在这些内存地址上的访问。

使用 I/O 设备的控制结构也有几种层次：

• 程序化 I/O（软件轮询）：程序不断反复检查设备是否准备好——简单但白白浪费 CPU 时间。
• 中断驱动 I/O：CPU 定期被时钟打断，顺带检查所有设备，一旦有设备就绪就触发中断。
• DMA（直接内存访问）：CPU 把总线控制权临时交给 DMA 控制器，由它直接在设备和内存之间搬运数据，不需要 CPU 逐字节盯着。
• I/O 处理器/控制器：把 DMA 控制器的思路进一步推广，交给更高级的 I/O 控制逻辑全权处理。

12.7 存储系统的四个指标

任何存储系统都可以用四个指标衡量：容量（能存多少字节）、数据率（传输开始之后每秒能传多少 bps）、延迟（要多久才能开始传输）、成本。下面按机械程度从高到低，依次看磁盘、光盘、磁带、闪存四种存储介质。

12.8 磁盘存储：机械时代的记忆

磁盘用于长期、非易失性的大容量存储。2025 年典型消费级硬盘容量约 2 TB，自 1997 年起大致每 2 年翻两番（比摩尔定律的"每 2 年翻一番"还激进）——又是一条熟悉的指数曲线。典型特性：寻道时间约 10 ms，传输速率约 100 MB/s，价格低廉（约 50 美元/2025 年）。

磁盘有若干个盘片（Platter），每个盘片的（通常两个）表面上都磁性记录着比特，记录在磁道（Track）上，磁道又划分成扇区（Sector）（例如 4 KB 一个）。每次读写时：执行器（Actuator）移动磁臂（Arm）（每个表面配一根），带动磁头（Head）跨越磁道（这个过程叫寻道 Seek），选中目标表面，等待目标扇区旋转到磁头下方，然后开始读或写。

磁盘访问的延迟由队列 + 控制器 + 寻道 + 旋转 + 传输组成，其中"控制器+寻道+旋转"这三段合称延迟（latency）（不含传输本身）。控制器（非机械部分）耗时通常只有微秒级。

12.9 光盘与磁带：为什么它们没有消失

光盘的存取时间比硬盘长得多，但作为存档介质的寿命也长得多。类型包括 ROM（只读）、R（一次写入）、RW（可读写）、RAM（随机存取）。容量：CD 系列约 700 MB；DVD 系列约 4.7 GB/层（最多 4 层）；HD DVD 约 15 GB/层（最多 3 层）；蓝光约 25 GB/层（最多 4 层）。机制上，光盘表面刻有一圈圈由坑（pit）嵌入底（land）组成的环形轨道，激光干涉用于检测两者之间的跳变：有跳变编码 1，无跳变编码 0——这种"靠状态跳变而不是靠状态本身编码信息"的思路，和模块 07 讲的边沿触发（靠信号跳变的瞬间采样，而不是靠电平本身）有着相似的设计精神。

磁带使用和磁盘相同的读写记录技术，物理介质是涂有磁性氧化物的柔性聚酯薄膜；每条磁带只有少量并行磁道；关键限制是磁带是顺序访问的（不是随机访问！），容量却能达到约 10 TB/卷——比大多数硬盘还大，正因为顺序访问不需要复杂的寻道机械，可以把存储密度做得极高。

12.10 闪存：没有机械部件的存储

CF/SD/SDHC 卡：读取速度约 100–200 MB/s；写入速度约 10 MB/s（便宜款）到 100 MB/s（高端款）。SSD（固态硬盘）：容量 500 GB 到 2 TB，数据率更高、延迟更低，运行静音，价格约 100–300 美元——没有任何机械部件，是它们比磁盘快得多、也更耐用的根本原因。

闪存有两种常见的存储单元机制：

• 浮栅 MOSFET（floating-gate MOSFET）：本质上和普通 MOSFET 一样，只是栅极被电学绝缘起来（因此叫"浮栅"），用来长期存储 MOSFET 的开/关状态。浮栅通过控制栅附近施加的高电压差来充电或放电——这个过程需要一点时间（写比读慢），而且会轻微损伤绝缘层（写入次数有限，现代浮栅 MOSFET 支持约 5 万次写入循环）。
• 电荷陷阱闪存单元（charge-trap flash cell）：和 MOSFET 类似，但在通道和栅极之间多了一个电荷陷阱结构。例如一个 3 位电荷陷阱能存储 2³=8 种电荷等级，读取时通过测量阈值电压（通道开始导通所需的栅源电压）来判断电荷等级。相比浮栅 MOSFET：读取慢得多；信息密度高得多（因此便宜得多）；错误率高得多（写入次数只有约 3000 次）。